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海思半导体扩大采用Cadence工具与IP进行先进制程FinFET设计
 

【CTIMES/SmartAuto 編輯部 报导】   2014年12月17日 星期三

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全球电子设计创新厂商益华电脑(Cadence)宣布,通讯网路与数位媒体晶片组解决方案供应商海思半导体(HiSilicon)已签署合作协议,将于16奈米FinFET设计领域大幅扩增采用Cadence数位与客制/类比流程,并于10奈米和7奈米制程的设计流程上密切合作。海思半导体也广泛使用Cadence数位和客制/类比验证解决方案,并且已取得Cadence DDR IP与Cadence 3D-IC解决方案授权,将于矽中介层基底(silicon interposer substrate)上的单一封装中部署众多不同的晶粒。

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在此合作之前,海思半导体于量产的16奈米FinFET系统晶片(SoC)设计即采用Cadence的工具与IP。这个SoC具备32核心处理器与64位元架构,是以高达2.6 GHz速度执行的网路处理晶片,在设计过程中使用Cadence数位、客制、3D-IC、验证和模拟工具与DDR4 IP。

在数位流程方面,这份协议包含Cadence Encounter数位设计实现系统、Tempus时序Signoff解决方案、Voltus IC电源完整性解决方案以及Quantus QRC萃取解决方案。在客制/类比设计方面,海思半导体设计人员运用Cadence Virtuoso客制设计平台、Spectre模拟平台、实体验证系统、Litho Physical Analyzer与CMP Predictor。这份协议也包含增加先进制程验证所需的Incisive Enterprise Simulator授权。

在3D-IC设计方面,海思半导体运用Cadence 3D-IC解决方案,包括Encounter数位设计实现系统与运用于IC/封装协同设计的Allegro工具,还有运用于功耗、散热与讯号完整性验证的Voltus与Sigrity解决方案。

海思半导体平台与核心技术开发部资深总监Lin Yu(Colbert)表示:「为了持续提供高度差异化的通讯与数位媒体晶片组解决方案,海思半导体仰赖Cadence这样的合作伙伴提供设计实现与验证解决方案,使高品质晶片能够具备最佳化效能、功耗与面积。海思半导体与Cadence密切合作已经有很长的历史,并取得持续的成功。在以往成功合作的基础上,我们增加Cadence解决方案的应用,盼望能在16奈米制程上开发出创新的晶片解决方案,包括未来的10和7奈米制程。 」

Cadence全球营运和系统与验证事业群执行副总裁黄小立表示:「Cadence不遗余力地开发与海思半导体等企业之间的长期伙伴关系,以提供创新、突破的装置和系统。与海思半导体签署的这项合约植基于多年合作的基础上,我们期盼在新的先进网路架构解决方案上能够更进一步扩展合作关系。」(编辑部陈复霞整理)

關鍵字: FinFET  10 ナノ  奈米制程  数字流程  益华计算机  海思半导体  系統單晶片  製程材料類  EDA 
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