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小晶片Chiplet囹什麽?
挑战摩尔定律天花板

【作者: 季平】2021年05月03日 星期一

浏览人次:【19287】
  

大人物(大数据、人工智慧、物联网)时代来临,高效能、低功耗、多功能高阶制程晶片扮演重要角色,随着功能增加,晶片面积也越来越大,想降低晶片成本,先进封装技术不可或缺。棘手的是,先进封装技术导入过程中,很可能因为良率不稳定导致成本垫高。另一方面,新功能晶片模组在面积变大之馀也要克服摩尔定律(Moore’s Law)物理极限,在电晶体密度与效能间找到新的平衡。前述两个问题,小晶片(Chiplet)有解!



图一 : 国研院半导体中心??主任谢嘉民。(摄影:季平)
图一 : 国研院半导体中心??主任谢嘉民。(摄影:季平)

国家实验研究院台湾半导体研究中心(简称国研院半导体中心)??主任谢嘉民指出,过去的晶片效能提升多仰赖半导体制程改进,随着元件尺寸越接近摩尔定律物理极限,晶片微缩的难度就越高,要让晶片设计保持小体积、高效能,除了持续发展先进制程,也要着手改进晶片架构(封装),让晶片堆叠从单层转向多层,小晶片如乐高积木「叠叠乐」的特性吸引各方关爱的眼神。



图二 : 工研院资通所组长许钧珑。(Source:工研院)
图二 : 工研院资通所组长许钧珑。(Source:工研院)

工研院资讯与通讯研究所(简称资通所)组长许钧珑进一步指出,传统系统单晶片是将每一元件放在单一裸晶(IP)上,功能越多,矽晶片尺寸就越大,小晶片的做法则是将大尺寸多核心设计分散成不同的微小裸晶片,如处理器、类比元件、储存器等,再用乐高积木的概念堆叠,以封装技术做成一颗晶片。


由於晶片数目不可能一直成长,小晶片将SoC切割成多块小晶片的概念可以把共通功能裸晶做在一起,比方基础晶片用低阶制程做,上面叠高阶制程小晶片,也就是异质整合,如此,厂商可以灵活运用,生产良率得以提升,更可以降低晶片成本。


小晶片的价值:突破摩尔定律+降低成本

「小晶片」并非新概念,而是半导体先进封装技术之一,最早喊出Chiplet(小晶片)名词的是Intel和AMD,AMD Ryzen时代使用的Infinity Fabric技术堪称小晶片滥觞。


小晶片设计源於1970年代诞生的多晶片模组封装方式,当摩尔定律趋向3奈米、1奈米物理极限,小晶片技术可能为上游IC设计、EDA Tools、制造、先进封测等产业链带来颠覆性的改变。有别於原来设计在同一个SoC中的晶片,小晶片把储存、计算和讯号处理等功能模块化成裸晶片(Die),分拆成许多不同的小晶片再加以封装,达到整合效果。


传统晶片制造方法是在同一块wafer上用同一种制程打造一块晶片,为整合新功能晶片模组(SoC)而增大晶片面积,势必提高成本、降低良率,「过去封装能力不好,要把元件做小才能在每单位塞进更多晶片,想要提升每单位计算能力,封装是必要手段,小晶片封装3D立体化技术可以往上叠很多层。」谢嘉民说。



图三 : 国研院半导体中心??主任庄英宗。(摄影:季平)
图三 : 国研院半导体中心??主任庄英宗。(摄影:季平)

国研院半导体中心??主任庄英宗则指出,为降低功耗、提升速度、增加集成密度,半导体元件持续微缩,但微缩成本太高,也无法解决所有问题,解套方法就是让高效能晶片使用最先进制程制造,其它则使用符合经济效益的非最先进制程制造,如I/O晶片、记忆体晶片等,「Chiplet将电路分割成独立小晶片,各自强化功能、制程技术及尺寸,最後整合在一起,除了克服微缩挑战,还有助降低成熟晶片开发和验证成本。」这个技术趋势也会让原本使用不同工具链与设备的前後段半导体制程变得越来越相似。


市场研究公司Omdia指出,小晶片在2024年全球市场规模将达58亿美元,与2018年的6.45亿美元相较,成长约九倍之多,预估2035年市场规模将达570亿美元,特别是图形、AI、低功耗物联网(IoT)、安全引擎领域扮演重要角色。目前主要运用小晶片整合封装技术的大厂包含台积电的CoWoS/SoIC(System-on-Integrated-Chips)、Intel的2D封装技术EMIB(Embedded Multi-die Interconnected Bridge)及Fovores 3D封装技术、AMD的MCM(Multi-Chip-Module)晶片整合封装技术等。



图四 : 市场研究公司Omdia指出,小晶片(Chiplet)在2024年全球市场规模将达58亿美元。(source:Omdia)
图四 : 市场研究公司Omdia指出,小晶片(Chiplet)在2024年全球市场规模将达58亿美元。(source:Omdia)

小晶片的应用与发展

小晶片适合运用在AI云端、边缘运算、军事和航空等「高阶少量」领域。航空运用方面,美国太空总署(NASA)与波音公司共同开发特殊规格太空用高效能处理器(High Performance Spaceflight Computing Processor (HPSC Chiplet)即为一例;军事运用方面,美国DARPA(国防高级研究计划局)电子复兴计划(ERI)中的CHIPS项目已於2017年8月启动,目标即为创造使用 Chiplets设计系统的晶片,未来可运用於战机、导弹的高效能运算。


已有许多半导体业者推出小晶片高效能产品,创造更高的元件密度和容量,比方Intel Stratix 10 GX 10M FPGA采用小晶片设计,以Intel Stratix 10 FPGA 架构及嵌入式多晶片互连桥接(EMIB)技术为基础,透过EMIB融合高密度Intel Stratix 10 GX FPGA 核心逻辑晶片及I/O单元。


台积电与Arm在2019年共同发表支援高效能运算应用的7奈米小晶片系统就是采用台积电2.5D/3D IC一条龙制程CoWoS封装解决方案。同样看好小晶片系统级封装及异质整合能力,AMD 2019年也与台积电合作7奈米先进制程量产EPYC伺服器处理器,以7奈米FinFET制程及4GHz Arm核心支援打造高效能运算系统单晶片(System-on-Chip, SoC)。


AMD第二代EPYC系列处理器有别於第一代Chiplet方式,将Memory与I/O结合成14奈米CPU,第二代将Memory与I/O独立成一个晶片,同时将7奈米 CPU切成8个Chiplets加以组合。


台积电在运算应用方面的发展较以往数十年更多元化,包含云端运算、大数据分析、人工智慧神经网路训练及推理、高阶智慧型手机、自驾车的行动运算等领域。2019年台积电展示自行设计的小晶片This采用7奈米制程技术,CoWos封装技术,面积仅27.28平方毫米(4.4mmx6.2mm)。台积电近年整合SoIC(系统整合晶片)、InFO(整合型扇出封装技术)、CoWoS(基板上晶片封装)等3D IC技术平台TSMC 3DFabric,提供多用途Chiplets解决方案。


除了中国着重化合物半导体,全球指标性半导体大厂包含记忆体大厂Samsung、逻辑运算大厂台积电,以及CPU大厂Intel。国研院半导体中心??主任庄英宗与谢嘉民咸认,三大业者在小晶片发展上各有擅长,呈鼎足之势,5-10年内没有打破现状的可能,不过,台积电可能会花更多心力在小晶片研发与制程,「台积电有太多高低阶晶片可以搭配,所以更需要小晶片技术。」谢嘉民说。


庄英宗认为,封装技术的决胜点在multi chip与cost down,良率要够才能cost down,几大厂都在精进中,但台积电「武功练最好」,胜出原因是「很聚焦」,比Intel、Samsung更多元,「台积电取市场极大化作法,3DFabric的後端制程CoWoS和InFO系列的封装技术都掌握得非常好,所以主流市场仍由台积电掌握。」



图五 : 运用小晶片技术的太空用高效能处理器(HPSC Chiplet)。(Source:国研院半导体中心)
图五 : 运用小晶片技术的太空用高效能处理器(HPSC Chiplet)。(Source:国研院半导体中心)

小晶片发展需要克服的挑战

小晶片虽然具有异质整合优势,但目前几家国际大厂提出的小晶片解决方案主要针对超越摩尔定律(More than Moore),投注的资源也最多、产能最大、效益最高,然而,单一系统晶片模组要最大化必须透过密集、高速、高频宽连结,才能确保最隹效能水准、传输速度及功耗效益,因此,未来小晶片仍有诸多挑战需克服。


【挑战1】技术问题

小晶片组装或封装仍缺乏统一标准,各大厂都有自家方案,虽然名称不同,离不开TSV和高密度技术。谢嘉民说,不论是晶片堆叠还是大面积拼接,都有制程上的挑战,「小晶片要抛薄,要用不同材料,立体化高密度下,封装技术的挑战超??想像,比方散热、应力、讯号传递互不干扰等问题都要一一克服。」


【挑战2】品质问题

SoC是一片晶片中制造不同功能区,小晶片则是由独立晶片功能透过封装堆叠完成终极功能。与SoC不同,小晶片只要其中一个晶片出问题,整个系统都会受影响,付出的代价很高,因此,小晶片必须被独立测试、独立运作以确保品质无虞。


【挑战3】散热问题

几个甚至数十个晶片封装在同一个空间中,互连线极短,散热处理更为棘手。


【挑战4】晶片互联标准

小晶片目前还没有共通的互联标准,而是开发商与客户自订标准。小晶片需要彼此互联的通讯互联标准才不至於互连後Dead Lock(闭??路)。单一小晶片的通信系统也许可以很好地工作,但是当小晶片全部连接在一起形成晶片网络时,就可能出现死锁与流量堵塞等问题。


【挑战5】供应链整合

电子设计自动化EDA(Electronics Design Automation)工具在半导体制造中越来越重要。在小晶片模式下,EDA工具商、晶片商、封测商都要与时俱进做出改变,比方小晶片模式出现问题可能需要EDA工具从架构探索甚至物理设计方面提供全面支援,不同晶片商、封装商的进度也需要同步。


【挑战6】SdC Tool

工研院资通所组长许钧珑指出小晶片仓库(IP Mall)、架构探索与效能分析(Sowhere Defined Chiplet)工具的重要性,前者可以依产品需求挑选不同制程、功能的小晶片,後者可以检测前者的效能与良率状况,「这个Tool可以有效评估小晶片兜在一起时的整体表现,如晶片面积、功耗、散热、讯号、成本等效益。」



图六 : IntelEMIB技术,此LSI(local Si interposer)用以连结不同Die,同interposer概念。(source:国研院半导体中心)
图六 : IntelEMIB技术,此LSI(local Si interposer)用以连结不同Die,同interposer概念。(source:国研院半导体中心)

小晶片与SoC共存互利 各领风骚

小晶片具有异质整合能力,也被视为突破摩尔定律(Moore’s Law)物理极限、提高晶片运算力、降低成本的良策,它会是摩尔定律的「最後一棒」,甚至取SoC而代之吗?工研院资通所组长许钧珑认为,小晶片会不会是摩尔定律的最後一棒很难说,但继续囹个十年应该没问题,「设计、封装等面向都有持续改善的空间,未来还会在这个方向上继续精进发展。」


他进一步说明,小晶片是把晶片的某些特定功能做成很小的die,台积电的CoWoS、Intel的EMID都是封装技术的突破,目的是为了异质整合,不用像SoC在同一制程下封装。不过,小晶片在应用端上主要是高速运算部分,适合少量多样产品,如追求快速、低成本的AI、服务型机器人、自驾车等,「越智能越需要小晶片,比方服务型机器人具有影像及声音辨识功能,如果想更新其中一部分功能,只要更换小晶片上的一颗Die即可。」SoC系统晶片则适合生命周期较长、量大、短期不须置换或更新的产品,如手机晶片,「就算苹果推出新产品,具有照相、运算、视讯等功能的SoC板基本不会变,这类产品用不到小晶片。」


与AI有关的晶片如CNN卷积神经网路(Convolutional Neural Networks)及RNN递归神经网路(Recurrent Neural Networks)晶片做在一块SoC里成本相当高,「AI是不断学习、智能导向,用SoC做死就没有功能了,但小晶片可以找到相对应的功能,成本较低,置换也比较容易。」未来如有其他智能需求,如语言需求,可以搭NLP(Natural Language Processing)晶片,不同智能需求堆叠不同的小晶片,量身打造客制化、机动性高的产品。由於日常生活不太需要与航空、军事或AI运算有关的高端产品,因此,小晶片不会完全取代SoC,两者各有擅长,视产品需求、成本等考量选择适合的技术。


国研院半导体中心??主任谢嘉民强调,小晶片不是新概念,但新的应用方式可以增强驱动能力,「让小晶片发挥更好的效能,必须克服研发与制程问题,整合好就能用得更好。」


国研院半导体中心??主任庄英宗从异质整合角度看小晶片未来发展,他认为多晶片IP发展已相当精致多元,许多大厂抢食这块大饼,却忽略IoT等新创事业的发展性,「IoT未来趋势很多,profit很大,因为不容易做,所以实现的很少。」日、韩等国已着墨小晶片多样性少量制造如车用感测器等产品,「未来小晶片的决战场可能在IoT,建议政府、产学界加速推动。」


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