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CTIMES / 益華電腦
科技
典故
Internet的起源

组成Internet的两大组件,一是作为传达内容的本体—超文本,另一个是传输的骨干—网络,网际骨干可追溯到1968年的美俄冷战时期,当时美国国防部的DARPA计划发展出ARPANET,网页结构则是由超文件(Hypertext)演变而来。
先进制程推升算力需求 云端EDA带来灵活性与弹性 (2020.06.30)
次世代先进制程的晶片开发有很高的算力需求,因此企业开始采取具备弹性拓展与使用灵活性优势的云端解决方案。
Cadence与台积电、微软合作 以云端运算缩减半导体设计时序签核时程 (2020.06.17)
益华电脑(Cadence Design Systems, Inc.)宣布与台积电及微软三方合作之成果。该合作的重点是利用云端基础架构来缩短半导体设计签核时程。透过此合作,客户将可藉由微软 Azure上的Cadence CloudBurst平台,采用台积电技术的Cadence Tempus时序签核解决方案及Quantus提取解决方案,获得加速完成时序签核的途径
Cadence数位与客制/类比EDA流程 获台积电N6及N5制程认证 (2020.06.08)
全球电子设计厂商益华电脑(Cadence Design Systems, Inc.)宣布,为台积电N6及N5制程技术提供优化结果,增强其数位全流程及客制/类比工具套装。Cadence工具套装运用於台积电最新N6及N5制程技术,已通过台积电设计规则手册(DRM)及SPICE模型认证
Cadence强化Cortex-A78及X1 CPU行动装置开发的数位流程及验证套件 (2020.06.02)
电子设计商益华电脑(Cadence Design Systems, Inc.)宣布扩大与Arm的长期合作关系,强化以Arm Cortex- A78和Cortex-X1 CPU为设计基础的行动装置开发。为了推动Cortex-A78和Cortex-X1的采用,Cadence提供了全面的数位化全流程快速采用套件(RAK),帮助客户在功耗、性能和面积(PPA)上进行最隹化,并提高整体设计生产力
Cadence:透过内外兼具的EDA布局 加速设计流程 (2020.05.26)
一般来说,AI对於EDA工具的影响,多半需要考量两个部分。EDA工具通常面临着解决许多难以解决的挑战,这些挑战需要利用更先进的方法来加以管理。例如,在布局和设计路线流程的早期,就先评估大型数位化设计的线路拥挤或可能的错误
Cadence发表iSpatial技术与新数位流程 提升晶片PPA目标 (2020.04.23)
为因应更趋复杂的晶片设计与先进制程需求,电子设计自动化(EDA)方案供应商益华电脑(Cadence Design Systems)宣布,推出全新的数位全流程,结合新推出的iSpatial技术与机器学习(ML)功能,能大幅缩短整体晶片开发的时间,同时更进一步提升晶片本身的PPA(效能、电耗、面积)结果
Cadence优化数位全流程 提供达3倍的生产力并提升结果品质 (2020.03.18)
益华电脑(Cadence Design Systems)宣布,推出全新的数位全流程,该流程经数百个先进制程设计定案所验证,可进一步优化包括汽车、行动、网路、高效能运算及人工智慧(AI)等各种应用领域的功耗、效能及面积(PPA)结果.该流程具有包括统一布局、物理优化引擎以及机器学习(ML)能力等多种业界领先的特色
Cadence与博通扩大5nm及7nm设计合作 (2020.01.16)
全球电子设计创新厂商益华电脑(Cadence Design Systems, Inc.)宣布,与博通(Broadcom)将针对下一代网通、宽频、企业储存、无线及工业应用,扩大其与博通公司的合作。Cadence与博通将以成功的7nm设计为基础,扩大合作范围,进一步采用Cadence数位设计实现解决方案进行5nm设计
创意电子采用Cadence数位设计实现与签核流程 完成AI及HPC应用的先进制程设计 (2019.12.10)
益华电脑(Cadence Design Systems, Inc.)宣布,创意电子(GUC)已成功部署了Cadence数位设计实现平台与签核流程,并完成人工智慧(AI)及高效能运算(HPC)应用的先进制程(16、12及7奈米)设计
Cadence提出热电偕同模拟系统分析 面对3D IC挑战 (2019.11.07)
实现3D IC是未来电子设计的重要目标,2.5D是过渡性技术,但最终是希??达成电晶体堆叠和晶片的高度整合。要实现这项目标,更精准且更全面的模拟系统至关重要,而Cadence看准了此市场需求
EDA跨入云端环境新时代 (2019.09.11)
全球主要EDA供应业者,已经开始将一部分的IC设计工具,透过提供云端设计或验证的功能。并且未来可能针对各种不同领域或产业、制品技术等,都能够透过云端来完成所需要的
AI与云端平台正在改变EDA设计流程 (2019.08.13)
EDA大厂益华电脑(Cadence)今日在新竹举行年度使用者大会CDN LIVE 2019,包含台积电、联电、三星、罗德方格、联发科、联咏、立??、智原、创意电子等一线的半导体业者皆与会,分享最新的半导体设计技术与应用趋势
Cadence与国研院晶片中心合作 加速AI晶片设计与验证 (2018.03.22)
为提升台湾人工智慧(AI)研发能量并加速产业开枝散叶,全球电子设计创新厂商益华电脑(Cadence Design Systems, Inc.)与国家实验研究院晶片系统设计中心(CIC)共同宣布将强化合作关系,透过提供设计验证加速模拟平台,以及共同建置的SoC设计及验证环境,协助学界将研发成果与产业效益连结
海思采用Cadence Tensilica Vision P6 DSP为华为手机处理器 (2017.11.22)
益华电脑(Cadence Design Systems, Inc.)宣布全球无晶圆厂半导体及IC设计公司海思半导体采用Cadence Tensilica Vision P6 DSP,於其华为最新Mate 10系列手机的10奈米Kirin 970行动应用处理器
Cadence获得台积公司7nm制程技术认证 (2017.04.06)
Cadence已就采用7nm制程节点的旗舰DDR4 PHY成功下线,并持续为台积公司7nm制程开发完整设计IP组合 益华电脑(Cadence)宣布与台积公司(TSMC)取得多项合作成果,进一步强化针对行动应用与高效能运算(HPC)平台上7nm FinFET设计创新
优化TSMC InFO封装技术 Cadence推出全面整合设计流程 (2017.03.31)
为提供行动通讯及物联网(IoT)应用的设计及分析能力和跨晶粒(Cross-die)互动建模,全球电子设计厂商益华电脑(Cadence)宣布针对台积公司先进晶圆级整合式扇出(InFO)封装技术推出更优化的全面整合设计流程
Cadence推出Sigrity 2017 快速实现PCB电源完整性签核 (2017.02.10)
全球电子设计创新厂商益华电脑(Cadence)推出Sigrity 2017技术产品组合,导入多项有助于加速PCB电源及讯号完整性签核的重要功能。新版Cadence Sigrity产品组合的功能包括Allegro PowerTree拓朴检视及编辑器,帮助设计人员在设计周期中尽早快速评估供电决定
Cadence推出Sigrity 2017 快速实现PCB电源完整性签核 (2017.02.10)
全球电子设计创新厂商益华电脑(Cadence)推出Sigrity 2017技术产品组合,导入多项有助于加速PCB电源及讯号完整性签核的重要功能。新版Cadence Sigrity产品组合的功能包括Allegro PowerTree拓朴检视及编辑器,帮助设计人员在设计周期中尽早快速评估供电决定
Cadence荣登2016年大中华区三十大最佳职场之列 (2017.01.20)
全球电子设计创新厂商益华电脑(Cadence)宣布该公司荣膺最佳职场研究所(Great Place to Work Institute)评选为大中华区三十大最佳职场之一。 Cadence从超过130家来自大中华区的参与评选企业中脱颖而出,并且连续第二年获得「大中华区最佳职场」荣衔
Cadence荣登2016年大中华区三十大最佳职场之列 (2017.01.20)
全球电子设计创新厂商益华电脑(Cadence)宣布该公司荣膺最佳职场研究所(Great Place to Work Institute)评选为大中华区三十大最佳职场之一。 Cadence从超过130家来自大中华区的参与评选企业中脱颖而出,并且连续第二年获得「大中华区最佳职场」荣衔

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