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Mentor增強對TSMC 7 奈米製程初期設計開發
和10 奈米製程量產支援

【CTIMES/SmartAuto 編輯部 報導】   2016年03月28日 星期一

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Mentor Graphics公司宣佈,藉由完成TSMC 10奈米FinFET V1.0認證,進一步增強和優化Calibre平台和Analog FastSPICE (AFS) 平台。此外,Calibre 和 Analog FastSPICE 平台已可應用在基於TSMC 7 奈米 FinFET 製程最新設計規則手冊 (DRM) 和 SPICE 模型的初期設計開發和 IP 設計。

Mentor Graphics藉由完成TSMC 10奈米FinFET V1.0認證增強和優化Calibre平台和Analog FastSPICE (AFS) 平台。
Mentor Graphics藉由完成TSMC 10奈米FinFET V1.0認證增強和優化Calibre平台和Analog FastSPICE (AFS) 平台。

為協助共同客戶能準備好使用先進製程做設計,Mentor 為TSMC 10 奈米製程改進物理驗證工具,加速 Calibre nmDRC sign-off 工具的執行時間,使其優於去年初針對 10 奈米精確度進行認證時的工具執行時間。Calibre nmLVS工具已可支援10奈米製程中新的元件參數抽取,以獲取更精準的 SPICE 模型和自熱模擬。同時,Mentor 還提升了 Calibre xACT解決方案的寄生參數精確度,並積極改善佈局寄生參數抽取流程以滿足 10 奈米技術的要求。

Calibre 平台還可幫助設計工程師提高設計可靠度和可製造性。在為 10 奈米製程電阻和電流密度檢查做了技術的改進後,現在 TSMC倚賴 Calibre PERC可靠性驗證解決方案做可靠度確認。在可製造性設計 (DFM) 方面,Mentor 添加了色彩感知填充和更精密的對齊和間距規則在 Calibre YieldEnhancer工具的SmartFill 功能中。此外,Mentor 還優化了 Calibre DESIGNrev協助晶片最後完工工具、Calibre RVE? 結果檢視器和 Calibre RealTime 介面,為設計工程師在多重曝光、版圖佈局與電路圖 (LVS) 比較和電氣規則檢查 (ERC) 及可靠性驗證方面提供更容易整合和除錯功能。

如今,Mentor 和 TSMC 攜手合作,將 Calibre 平台的多樣化功能應用至 7 奈米FinFET 製程中。Calibre nmDRC 和 Calibre nmLVS 工具業已通過客戶早期設計的驗證。TSMC 和 Mentor 正擴大 SmartFill 和 Calibre 多重曝光功能的使用功能,為 7 奈米的製程需求提供技術支援。

為獲得快速、準確的電路模擬,TSMC 認證AFS 平台,包含 AFS Mega 電路模擬器可用於TSMC 10 奈米 V1.0 製程。AFS平台還通過了最新版 7 奈米DRM和 SPICE 可用於早期設計開發。

為支援10 奈米製程先進的設計規則,Mentor 增強了包括 Olympus-SoC系統在內的佈局佈線平台,並且優化其結果能與sign-off 參數抽取和靜態時序分析工具有相關性。這項優化也擴展至7 奈米製程。

「我們將繼續與Mentor Graphics合作,提供設計解決方案和服務予我們的共同客戶,幫助他們在 7 奈米製程設計方面獲得成功,」TSMC 設計建構行銷部資深處長 Suk Lee表示:「通過攜手合作,我們能支援10 奈米設計實現量產。」

「現今傑出的SoC設計工程師要能掌握先進的製程,需要晶圓代工廠和EDA供應商兩者之間的緊密合作,」Mentor Graphics Design to Silicon 事業部副總裁兼總經理 Joe Sawicki 表示:「對於TSMC 在其未來的生態系統策略上能繼續利用已經證明具有高品質、高性能和全面性的Mentor平台,我們感到非常榮幸。」

關鍵字: 10奈米  FinFET  AFS  明導國際(Mentor Graphics台積電(TSMC
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