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台積電推20奈米及3D IC設計參考流程
 

【CTIMES/SmartAuto 編輯部 報導】   2012年10月12日 星期五

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台積電日前(10/9)宣佈,推出支援20奈米製程與CoWoS(Chip on Wafer on Substrate)技術的設計參考流程,展現了該公司在開放創新平台(Open Innovation Platform, OIP)架構中支援20奈米與CoWoS技術的設計環境已準備就緒。

台積電20奈米參考流程採用現行經過驗證的設計流程協助客戶實現雙重曝影技術(Double Patterning Technology, DPT),藉由DPT所需知識的佈局與配線(Place and Route)、時序(Timing)、實體驗證(Physical Verification)及可製造性設計(Design for Manufacturing, DFM),EDA廠商通過驗證的設計工具就能夠支援台積電的20奈米製程,有助於降低設計的複雜度並且提供必要的準確性。

通過矽晶片驗證的CoWoS參考流程則能夠整合多晶片以支援高頻寬與低功耗應用,加速3D IC設計產品的上市時間,晶片設計業者亦受惠於能夠使用EDA廠商現有的成熟設計工具進行設計。

台積電表示,20奈米參考流程實現雙重曝影的要素包括預先分色(pre-coloring)能力、新的電阻電容擷取(RC Extraction)方法、雙重曝影技術簽核(Sign Off)、實體驗證、以及可製造性設計。此外,台積公司與設計生態環境夥伴提供與雙重曝影技術相容的20奈米矽智財設計,加速客戶採用20奈米製程。

至於新的CoWoS參考流程僅對現行設計方法做最小的改變,使得3D IC的轉換能夠順利進行。該流程涵蓋了從金屬凸塊、金屬墊、中介層到C4凸塊之間進行佈局與繞線時的管理;創新的凸塊組合結構;針對晶片之間高速連結所需的準確擷取與信號一致性分析;從晶片到封裝到系統的熱分析(Thermal Analysis);以及晶片級(Die-level)與堆疊級(Stacking-level)測試所需的整合式三維積體電路測試方法。

台積電強調,客製化設計參考流程能夠實現20奈米客製化佈局之雙重曝影,提供20奈米製程所需的解決方案,包括與模擬器的直接連結以驗證電壓相關的設計法則檢查(Voltage-dependent DRC)、整合佈局依賴效應(LDE)解決方案、以及高介電金屬閘極(HKMG)技術的處理。

射頻參考設計套件則提供全新的高頻設計準則,包括60GHz射頻模型支援、以及高效能的電磁特性擷取(Electromagnetic Characterization),透過60GHz從前端至後端實作流程的範例與整合被動元件(Integrated Passive Device, IPD)的支援來協助客戶實現設計能力。

關鍵字: 20奈米  3D IC  台積電(TSMC
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