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新思科技成功完成台積電7奈米FinFET製程IP組合投片
 

【CTIMES/SmartAuto 廖家宜 報導】   2017年09月19日 星期二

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新思科技今日宣布針對台積電7奈米製程技術,已成功完成DesignWare 基礎及介面PHY IP組合的投片。與16FF+製程相比,台積電7奈米製程能讓設計人員降低功耗達60%或提升35%的效能。藉由提供針對台積電最新7奈米製程的IP組合,新思科技協助設計人員達到行動、車用及高效能運算應用在功耗及效能上的要求。

用於台積公司7奈米製程技術的DesignWare 基礎及介面IP能加速行動、車用及高效能運算SoC的上市時程。
用於台積公司7奈米製程技術的DesignWare 基礎及介面IP能加速行動、車用及高效能運算SoC的上市時程。

DesignWare 基礎及介面PHY IP組合的投片,其中包括邏輯庫、嵌入式記憶體、嵌入式測試及修復、 USB 3.1/2.0、 USB-C 3.1/DisplayPort 1.4、DDR4/3、 MIPI D-PHY、 PCI Express 4.0/3.1、乙太網路 及SATA 6G。其他DesignWare IP,包括LPDDR4x、HBM2 和MIPI M-PHY,預計於2017年完成投片。

台積電設計基礎架構行銷事業部資深協理Suk Lee表示,過去十多年來,新思科技一直與台積電保持密切合作,針對台積電不同階段製程開發出高品質IP。針對台積電7奈米製程,新思科技成功完成DesignWare 基礎及介面IP組合的投片,顯示其在IP領域的領導地位,新思科技所開發的IP能協助雙方客戶透過台積電製程技術,達到在功耗、效能和晶片面積等方面的提升。

而新思科技IP暨原型建造行銷副總裁John Koeter也指出,身為實體IP廠商,新思科技成功地在FinFET製程完成超過100次投片。新思科技致力於投資開發應用於最先進製程的IP,協助客戶實現必要功能並設計出具市場區隔的SoC。針對台積電7奈米製程,新思科技成功完成DesignWare 基礎及介面IP組合的投片,讓設計人員有信心在整合IP與SoC時能大幅降低風險,並加速專案時程。

關鍵字: FinFET  7奈米  晶圓製造  新思科技  台積電(TSMC
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