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Cadence IC封装叁考流程 获得台积电最新先进封装技术认证
 

【CTIMES/SmartAuto 編輯部 报导】   2020年09月16日 星期三

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益华电脑(Cadence Design Systems)宣布,Cadence工具取得台积电最新 InFO 与CoWoS先进封装解决方案认证,即以RDL为基础的整合扇出型封装InFO-R,与采用矽晶中介层(Silicon Interposer)封装技术的CoWoS-S。透过Cadence与台积电的持续合作,协助客户在设计超大规模架构与网路应用时,得以藉由高效精简设计、分析与验证叁考流程来加速产能。

随着对系统层级功耗、效能与面积 (简称PPA) 的重视,技术创新研发人员需创造具备更高效能与最低功耗的功能密集之装置。为了在设计这些先进封装时提供更多自动化,Cadence和台积电开发出针对规划、设计、分析和验证每项独特先进封装技术的流程,提供清晰的路径以满足设计PPA目标。

最新叁考流程藉由Cadence Allegro封装布局技术实现预防与校正设计自动化,提供更有效益的DRC签核/下线方法。此外,客户能够透过Allegro Package Designer Plus新标准InFO技术文件和设计巨集的支援,结合新的设计中DRC验证,以及由Silicon Layout Option所启动之先进除气中的效能提升,实现InFO-R封装布线自动化的改善。最後,Cadence Clarity 3D Solver已就3D-EM萃取而通过认证,包括对於为CoWoS-S设计所建立之S叁数模型的新支援。

台积电设计建构管理处资深处长Suk Lee表示:「Cadence工具和台积电先进封装技术相结合的合作成果,有助双方共同客户满足追求更高效能及最低功耗的设计挑战。我们期待与Cadence继续合作,以确保客户能更快将其创新产品推向市场。」

Cadence 客制化IC与PCB事业群资深??总裁暨总经理Tom Beckley表示:「从1990年代早期开始,Cadence就不断开发以实现先进多晶片封装设计卓越的工具,并持续与台积电合作开发先进的封装技术,客户采用台积电最先进封装解决方案,将获得更高的自动化及设计精确性。我们共同的客户已可运用最新的Cadence与台积电封装技术,为新兴应用建立新设计。」

關鍵字: 3D IC  益华计算机  台積電 
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