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新思針對台積電5奈米製程推出IP組合 加速高效能運算SoC設計
 

【CTIMES/SmartAuto 王岫晨 報導】   2020年06月05日 星期五

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新思科技針對運用於高效能運算SoC的台積公司 5奈米製程技術,推出高品質 IP 組合。應用於台積公司製程的DesignWare IP組合內容包括介面IP(適用於高速協定)和基礎IP,可加速高階雲端運算、AI加速器、網路和儲存應用SoC的開發。新思科技DesignWare IP 與台積公司 5奈米製程的結合,可協助設計人員掌握設計在效能、功耗和密度的嚴格要求,同時降低整合風險。

DesignWare介面PHY IP組合內容包含:112G/56G 乙太網路、裸晶對裸晶(Die-to-Die)、PCIe 5.0、CXL、CCIX和記憶體介面,能實現高資料傳輸率(data rate)。適用於DDR5、LPDDR5和HBM2/2E的高效能記憶體介面IP,可提供最大的記憶體頻寬和電源效率。運用於112G USR/XSR連結與高頻寬互連的裸晶對裸晶PHY運用了寬並列(wide-parallel)匯流排技術,能以低延遲(latency)提供可靠的鏈結(link)。經優化的基礎IP,例如邏輯庫(libraries)、多埠記憶體編譯器(memory compiler)和TCAM,能以低功耗提供最佳效能。

台積電設計建構管理處資深處長Suk Lee表示,台積電與新思科技長期合作為雙方的客戶提供了DesignWare IP,令客戶面對高效能運算等各種市場時,能達成一次完成矽晶設計(first-pass silicon success)。基於台積電先進製程技術的廣泛DesignWare IP組合,可協助設計人員快速地將必要的功能融入設計中,同時受惠於最先進晶圓代工解決方案 、也就是5奈米製程技術,所帶來的強大功耗與效能的提升。

新思科技IP行銷策略資深副總裁John Koeter則表示,近二十年來,新思科技的DesignWare IP一直走在業界前端,基於台積電的每一代製程技術實現功耗、效能和面積表現。藉由提供基於台積電5奈米製程技術的介面和基礎IP組合,新思科技將協助雙方客戶加速高效能運算SoC的發展。

關鍵字: 新思科技 
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