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新思IC Compiler II 获台积电认证 支援7奈米先期投片
 

【CTIMES/SmartAuto 編輯部 报导】   2016年10月24日 星期一

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新思科技(Synopsys)近日宣布,其数位(digital)、签核(signoff)及客制实作 (custom implementation)等设计工具,已获得台积电最先进7奈米FinFET 技术节点之认证。目前率先导入7奈米先进制程的厂商已规划有多种设计,而这些双方共同的客户如果采用IC Compiler II来进行设计,他们便可从这项新技术节点中得到相得益彰的效果。

新思科技IC Compiler II 获台积电认证,可支援最先进7奈米制程节点之先期晶片投片(Early Tapeouts)。
新思科技IC Compiler II 获台积电认证,可支援最先进7奈米制程节点之先期晶片投片(Early Tapeouts)。

为因应台积电7奈米超低电压作业的要求,新思科技的Galaxy 设计平台援基于Liberty Variation Format(LVF)的参数晶片内变异(POCV)与先进波形传播(advanced waveform propagation,AWP)技术。此平台获验证可处理全彩7奈米流程的设计原则和要求,包括具金属裁切感知及可保障各系统单晶片(SOC)设计层级稳定性。

此获验证之7奈米平台所提供的技术包含绕线规则、实体验证程序执行档(physical verification runset)、签核(sign-off) 萃取(extraction)技术档案、与SPICE相关的统计时序分析( statistical timing analysis),以及针对7奈米FinFET制程的可相互操作制程设计套件(interoperable process design kits,iPDKs)等。

新思科技表示,与台积电于7奈米科技的最新合作着眼于IC Compiler II 及Galaxy 设计平台上其他的产品的整合应用。这项合作可协助双方共同客户运用Galaxy设计平台支援7奈米晶片设计,以提高设计品质和加快产品的上市时程。

获台积认证之Galaxy工具包括:

‧ IC Compiler II 布局与布线:以金属裁切、POCV与AWP支援SADP的全彩流程实作。

‧ PrimeTime 时序 signoff方案:提供包括POCV与AWP之超低功耗支援。

‧ StarRC?萃取解决方案:支援金属裁切与multi-patterning;更严苛的色彩感知电子迁移(electro-migration,EM)规则。

‧ IC Validator实体验证:为DRC 和LVS的验证程序执行档;支援复杂fill-to-signal space。

‧ PrimeRail 和CustomSim 稳定性分析:支援色彩感知电子迁移规则及IR压降(IR-drop)之准确的静态及动态闸层次及电晶体层次分析。

‧Custom Compiler 全客制解决方案:支援全着色工序;轨道图形(track-pattern)支援、设计中EM/IR计算及EM/IR分析。

‧ HSPICE、CustomSim 和FineSim 模拟产品:透过自我加热效应(self-heating effect)支援装置建模,并针对类比、高频与SRAM设计提供准确的模拟结果。

‧ NanoTime 客制时序分析:针对7奈米设备提供SPICE准确之电晶体层级的静态时序分析。

‧ ESP-CV 客制功能认证:对7奈米SRAM、总体(macros)与元件库(library cell)设计之电晶体层级的象征对等性检查。

關鍵字: 7奈米  FinFET  SOC  新思科技  台積電 
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