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逻辑元件制程技术蓝图概览(上)
迈向1nm世代的前、中、後段制程技术进展

【作者: Zsolt Tokei、Naoto Horiguchi】2020年11月10日 星期二

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随着晶片制造商持续推动技术世代演进,要维持前段制程(FEOL)电晶体微缩、中段(MOL)与後段制程(BEOL)接点与导线技术一贯的开发时程,也变得充满挑战。爱美科CMOS元件技术研究计画主持人Naoto Horguchi、奈米导线研究计画主持人Zsolt Tokei汇整各自的领域专长,将於本文一同呈现先进制程技术的发展蓝图。


本文将依照微缩技术的发展途径,介绍前段制程中的全新元件架构,以及中段与後段制程中的新颖材料与整合方案,也会讨论这些开发技术各自的市场现况、技术挑战与原理。这些多元的微缩技术提供了晶片市场迈向1nm世代一条可能的通路。


逻辑晶片的要素:FEOL、BEOL、MOL

先进逻辑晶片的制造可细分成三大部分:前段制程(the front-end-of-line;FEOL)、中段制程(the middle-of-line;MOL)与後段制程(the back-end-of-line;BEOL)。


前段制程包含处理晶片中的有源元件,也就是位於晶片底部的电晶体。电晶体当作控制电流的开关,透过三个电极运作;闸极(gate)、源极(source)与汲极(drain)。源极与汲极之间的导通通道电流可以切换开关,转换工作则由闸极电压控制。


後段制程,亦即晶片制造的最後阶段,指的是处理晶片最上层的互连导线。互连导线是分布时脉与其他讯号的复杂配线图,提供电源、接地,并传送电晶体之间的电讯号。後段制程在不同金属层中进行布线,包括局部导线(Mx,其中x指的是金属层的排序)、中间导线、半全局导线与全局导线。总层数可高达15层,但通常Mx层数介於3~6层。每层金属层都有(单向的)金属导线以及介电材料导线透过规律的轨道(track)进行布局。金属层之间以通孔(via)垂直互连,而通孔以金属填充。


前段与後段制程以中段制程相接。中段制程通常由微型金属结构组成,作为电晶体源极、汲极与闸极的接点。这些微型结构连至後段制程的局部导线层。尽管元件尺寸持续微缩,用来连接的接脚数大致上仍维持不变,也就是说要将导线连至接脚变得更具挑战。


随着元件持续微缩至3nm甚至更小,处理上述各段制程模组的诸多挑战随之而来,这也迫使晶片制造商在前段制程中采用全新的元件架构,并在後段与中段制程尝试新兴材料与整合方案。


本文展示了爱美科对微缩制程技术蓝图的看法,并深入探讨多种开发选项。以最尖端的主流前段、後段与中段制程技术为开端,笔者接着逐一介绍前端制程的崭新元件架构,也就是环绕闸极(gate-all-around;GAA)奈米片(nanosheet)、叉型片(forksheet)、互补式场效电晶体(complementary field effect transistor;CFET)元件。


这些架构将直接影响局部导线层,因此後段制程需要新兴材料,像是??(Ru)、??(Mo)与其他金属合金,还需要全新的整合方案,也就是混合金属布线(hybrid metallization)、半镶嵌(semi-damascene)制程,以及「并合通道高度零通孔」(hybrid-height with zero via;H2 with zero via)架构。



图一 : 爱美科对CMOS微缩技术蓝图的看法。
图一 : 爱美科对CMOS微缩技术蓝图的看法。

在这条令人振奋的开发道路上,本文也将介绍一些透过元件结构来加速微缩进展的技术,例如自对准闸极接点(self-aligned gate contact;SAGC)与埋入式电源轨(buried power rail;BPR),这些加速器有助於优化中段制程的连接性(connectivity),也将藉由降低局部互连导线层中的金属轨道数,来缩小标准元件尺寸这被称作轨道高度微缩化(track height scaling)。


先进主流技术与它们的微缩瓶颈

前段制程:FinFET发展

根据摩尔定律,电晶体的尺寸会每两年微缩0.7倍。为了保持微缩步调,半导体业从「昔日美好的」平面MOSFET技术中淡出,几年前开始改用鳍型场效电晶体(FinFET)结构。在FinFET架构中,源极与汲极之间的通道为鳍型,而闸极环绕着该3D通道,从三个面向进行控制。此多通道架构能消弭短通道效应,避免电晶体的效能随着闸极长度缩短而降低。


2012年,首款商用22nm FinFET问世,此後,该架构进行改良,以强化性能并降低尺寸。举例来说,鳍型通道高度增加了,为的就是在相同焊装面积下提高元件的驱动电流。目前业界已生产出「内建」FinFET架构的7nm晶片。就最新技术节点的元件而言,高度为6轨的标准元件每元件的鳍型通道数为两个以下,接点间距则小至57nm。这里所说的6轨,指的是在元件高度内容纳六条金属导线。



图二 : 具备双鳍的6轨标准元件设计。
图二 : 具备双鳍的6轨标准元件设计。

後段制程:铜双镶嵌与钴双镶嵌技术

为了赶上前段制程的微缩进度,後段制程的元件尺寸也持续加速缩小,进而实现更短的导线间距、更小的打线截面面积。现在大多数的重要局部互连导线(M1与M2)都能将导线间距缩短至40nm。而铜双镶嵌技术是长期被用来制造互连导线的制程。


双镶嵌制程首先将低介电(low-k)材料沉积於元件上。设计这些低介电薄膜的目的在於降低晶片的电容与延迟。接着,通孔(via)与通道(trench)成形。近期,所有的逻辑晶片制造大厂都宣布导入极紫外线(EUV)微影技术,为的就是在制造紧凑的导线间距时维持成本效益。晶片经过图形化之後,会加上一层金属阻障层来防止铜原子迁移至低介电材料。而後,将衬垫层(liner)与铜种子层(seed)涂布於阻障层,再将晶片电镀上铜,然後进行化学机械研磨(chemical mechanical polishing;CMP),完成双镶嵌制程模组。


布线壅塞以及严重的电阻电容(RC)延迟已成为进一步微缩互连导线的重大瓶颈後者源於产品的RC值增加,因而驱动後段制程推出新兴材料与整合方案的需求。近来半导体业已将钴(Co)视为局部互连导线的替代金属材料,有些制造商则在中间层利用气隙(airgap)来代替低介电材料。


中段制程:降低接触电阻并提升连接性

前段与後段制程的关联就在於中段制程。过去长久以来,中段制程以单层接点布局,但如今正在增加至数层,例如包含M0与M1之间的Mint金属层,以及V0与V1之间的Vint通孔层。这些分层将电讯号自电晶体源极、汲极与闸极传送至局部互连导线,也可以回传。



图三 : (左图)中段制程中的晶片堆叠与(右图)自对准闸极接点。
图三 : (左图)中段制程中的晶片堆叠与(右图)自对准闸极接点。

就电晶体来说,源极与汲极之间的接触电阻渐渐变成晶片产业的一大考量。随着电晶体微缩,制造接点的可用面积也随之递减。这也导致源极与汲极之间的接触电阻急遽增加该数值与接点面积成比例。这几年,爱美科为了降低寄生电阻,持续研发源极与汲极之间的接点优化方案,主要是透过增加半导体的掺杂浓度,以及优化金属(通常是过度金属矽化物)与半导体之间的介面品质。


要进一步优化中段制程的连接性,结构性的微缩加速器也在推陈出新。自对准闸极接点就是一种,它能让闸极接点直接置於有源元件上方,这能实现具备更高弹性的闸极连接,并降低整体接点面积。业界也已於目前的晶片设计中采用该技术来进一步提升可布线性(routability)。


创新制程技术

前段制程:垂直堆叠的奈米片及其延伸版本叉型片

元件微缩推进至5nm以下的同时,FinFET估计也将失去发展动能。当闸极长度缩短,FinFET就不能提供通道足够的静电控制能力。除此之外,标准元件的轨道高度演变至5轨以下,因此需将晶片设计转变至单鳍结构,因而无法提供充分的驱动电流,就算进一步增加鳍片高度也还是不够。


这时,垂直堆叠的GAA奈米片就登场了。GAA奈米片可以视为是FinFET元件的自然演变。只要想像一下,将FinFET侧置,再分成独立的水平层片,这些层片形成通道。闸极被完全包围并置於通道之间,如此就能实现相较於FinFET更隹的通道控制。同时将通道在3D空间中的截面分布进一步优化,这也能尽量提升每个焊装配置中的有效驱动。


爱美科自2015年起便在研究这个架构,成果显示制程中几项最关键的步骤确实能因而实现优化。要制造垂直堆叠GAA奈米片电晶体,首先将磊晶沉积於多层矽(Si)或矽诌(SiGe)上,接着制造浅沟槽隔离(shallow trench isolation)模组并进行填充。下一步就是把SiGe层挑出并移除,形成矽奈米片结构。在这些矽奈米片周边与层片之间,则运用双功函数替代金属闸极(replacement metal gate;RMG)制程,制造出一组闸极堆叠。


除了优化制程,爱美科的研究团队也持续开发将垂直奈米片间隔降至10nm以下的制程,如此一来,寄生电容就能大幅降低。目前有些晶片制造商也在准备朝向这些架构来生产他们的新一代晶片。



图四 : 垂直堆叠GAA奈米片电晶体的优化:(左图)奈米片的材形控制;(右图)奈米片的垂直间隔调降。
图四 : 垂直堆叠GAA奈米片电晶体的优化:(左图)奈米片的材形控制;(右图)奈米片的垂直间隔调降。

为了将奈米片元件微缩至2nm甚至是更先进的技术节点,爱美科最近提出了一个替代架构,叫做「叉型片」元件。在此架构下,奈米片由叉型的闸极控制,方法是在闸极图形化前,於PMOS与NMOS之间导入介电墙。此介电墙会形成P型闸极通道与N型闸极通道间的物理性隔离,使得其N-P间距比FinFET或奈米片还要来得更加紧密。


经模拟後,爱美科预估这项奈米片设计能实现晶片微缩在尺寸与性能方面更优秀的表现(轨道高度可从5轨缩减至4.3轨),寄生电容也会更小。应用在SRAM的晶片设计上,预计元件尺寸也可能变小。



图五 : 从FinFET到奈米片到叉型片的制程结构发展。
图五 : 从FinFET到奈米片到叉型片的制程结构发展。

(本文由爱美科授权刊登;作者Zsolt Tokei1、Naoto Horiguchi2为爱美科1奈米互连导线研究计画主持人、2逻辑CMOS微缩研究计画主持人;编译/吴雅婷)


**刊头图:(source:imec-int.com)


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